تحقیق جمع كننده‌های SET
تحقیق جمع كننده‌های SET
| دسته بندی | برق |
| فرمت فایل | doc |
| حجم فایل | 42 کیلو بایت |
| تعداد صفحات | 36 |
در این قسمت چند جمع كننده SET ارائه می‌گردد و این جمع كننده‌ها از نظر فاكتورهایی چون تاخیر و توان مصرفی با یكدیگر مقایسه خواهند شد. در نهایت یك جمع كننده دیگر كه با استفاده از SET خازنی طراحی شده نیز ارائه خواهد شد.
تكنولوژی SET را می‌توان با استفاده از در مزیت بارز آن یعنی خاصیت فشرده‌سازی فوق‌العاده زیاد آن و توان مصرفی بسیار كم از دیگر تكنولوژی‌ها متمایز كرد. یكی از مواردی كه در مطالعات مربوط به SET مورد توجه می‌باشد طراحی جمع‌كننده‌های SET می‌باشد كه در نهایت طراحی‌های متفاوتی برای جمع كننده‌ها پیشنهاد می‌شود. این تفاوتها از نظر چگونگی عملكرد تعداد عناصر پایه می‌باشند.
در سال Iwamura 1996 یك جمع كننده SET را با استفاده از تابع اكثریت معرفی كرد. این تابع اكثریت براساس معكوس كننده SET كه توسط Tucker پیشنهاد شده است عمل می‌كند. جمع‌كننده مذكور شامل سه گیت اكثریت دو معكوس كننده می‌باشد شكل (1-a) رقم نقلی C0 توسط یكی از گیتهای اكثریت و یكی از معكوس كننده‌ها تولید می‌شود. حاصل جمع S نیز از تركیب بقیه گیتها حاصل می‌شود. گیت اكثریت شامل یك آرایه از خازنهای ورودی است و به دنبال آن یك معكوس كننده برای آستانه‌سازی.
بعداً این ساختار توسط oya با استفاده از SEB به جای معكوس كننده پیشنهاد شد كه با سه سیگنال كنترلی Q1 Q2 Q3 عمل می‌كرد. هسته اصلی این طراحی شامل سه گیت اكثریت می‌باشد و چهار گیت دیگر به عنوان تاخیركننده یا بازهای fan-out عمل می‌كنند. با استفاده از این طرح تعداد اتصالات Tonneling و تعداد خازنها كم خواهد شد. در شكل (1-b) یك گیت اكثریت سه ورودی بر مبنای SEB در اتصالی ساخته شده است.
برای استفاده از این ابزار به عنوان یك گیت اكثریت، Q یك پالس ساعت پله‌ای خواهد بود كه در ابتدا یك ولتاژ تحریك (60mv) را اعمال خواهد كرد و بعد از آن یك ولتاژ نگهدارنده (40mv) را اعمال می‌كند. از یك ساعت سه فاز نیز برای كنترل جهت انتشار سیگنال استفاده می‌شود. در این طراحی تا قید رقم نقلی I/3 یك دوره ساعت و تاخیر حاصل جمع یك دوره ساعت خواهد بود.
طرح بعدی براساس منطق ترانزیستورهای گذار است (1-C). این سیستم شامل در زیر سیستم است كه هر كدام شامل یك گیت XOR دو ورودی است كه با SET ساخته شده است. SET زمانی روشن است كه یكی از ورودیها high باشد و خاموش است اگر هر دو ورودی high یا low باشد. مدار سمت چپ پیاده‌سازی كه (a+b).ci است و مدار سمت راست (a+b)’.ci است و نتیجه در نهایت a+b+c خواهد بود. در این مدار، تولید رقم نقلی پیچیده‌تر از دو مدار قبلی است.
مطالب زیر را حتما بخوانید:
قوانین ارسال دیدگاه در سایت